مقاله انگلیسی پیاده سازی FPGA قابل تنظیم شبکه های عصبی (2018 الزویر)

بیشتر برنامه های کاربردی شبکه های عصبی مصنوعی (ANNs)، مخصوصا برای محیط تجاری، به عنوان نرم افزار توسعه یافته اند. با این وجود موازی بودن ارائه شده توسط سخت افزار ممکن است برخی مزایای مانند سرعت بالاتر، کاهش هزینه و تحمل بیشتر گسل ها (تخریب زیبایی) را ارائه دهد [1، 2]. در میان روش های مختلف توسعه یافته ANNs در عرصه های دروازه قابل برنامه ریزی (FPGAs)، به عنوان مثال، [3-6]، نوعی از پیاده سازی است که اجازه می دهد ساختار ANN (یعنی تعداد لایه ها و / یا نورون ها و غیره .) بدون نیاز به دوباره سنتز کردن و دوباره اجرای کل پروژه FPGA تغییر می کند. این ویژگی انعطاف پذیری پیاده سازی ANN ها را به سطح مشابهی که توسط نرم افزار ارائه شده را افزایش می دهد، در عین حال حفظ مزایای استفاده شده توسط سخت افزار. متاسفانه، راه حل های موجود، مانند [7 – 9]، بر اساس محاسبات نقطه ثابت هستند، دقیق محاسبات دقیق تابع فعال سازی، و نیاز به ابزار نرم افزار اختصاصی برای تشکیل مجموعه ای از دستورالعمل های کاربر برای کنترل محاسبات ANN در سخت افزار توسعه یافته. بعضی از آنها [9، 10] معماری موازی را استخدام نمی کنند که صرفا یک بلوک عصبی مجزا برای محاسبه کل ANN استفاده می کنند. در مورد [10] نقطه شناور (FP) محاسبه شده است و دقت نسبتا بالاي تابع فعاليت به دست آمده است، با اين وجود امکان تغيير ساختار ANN بدون مجددا تمام پروژه به شدت مورد خطر قرار گرفته است. در این مقاله مختصر، پیاده سازی FPGA از پیش غذا های پیشنهادی، یعنی صرفه جویی در منابع و موازی، ارائه شده است. پیاده سازی صرفه جویی در منابع، سرعت قابل توجهی پایین تر محاسبات را نسبت به مقادیر موازی کاهش می دهد، اما تعداد زیادی از منابع FPGA را به میزان قابل توجهی کاهش می دهد. هر دو پیاده سازی، محاسبات دقیق نقطه شناور را با استفاده از یک الگوریتم دقت بسیار بالا برای محاسبه تابع فعال سازی با تقریب پد تابع نمایشی اعمال می کنند. این امکان بهره برداری مستقیم از مقادیر وزن و مقادیر ANN را محاسبه شده از خط، به عنوان مثال، توسط نرم افزار Matlab. ویژگی مهم پیاده سازی های پیشنهادی این است که ساختار ANN به راحتی می توان تغییر (حتی در خط در طول عملیات سیستم) با جایگزینی FPGA بلوک حافظه RAM را بدون استفاده از ابزار FPGA سنتز. ویژگی های ذکر شده از پیاده سازی های توسعه یافته، آنها را یک کاندید جامد و همه جانبه برای شتاب دهنده سخت افزاری ANNs محاسبات می دانند. به طور خاص، تقریب پد از عملکرد نمایش داده شده و همچنین استفاده از حافظه RAM RAM برای تعریف ساختار ANN نیز یک تازگی از راه حل پیشنهادی را تشکیل می دهد.

توجه؛ (این ترجمه توسط نرم افزار انجام شده و ویرایش نشده است و احتمال وجود اشتباه در آن وجود دارد. در صورت ثبت سفارش، ترجمه توسط مترجمین مجرب انجام خواهد شد. برای مشاهده نمونه ترجمه های تخصصی و اخیر مترجمین جهت اطمینان از کیفیت ترجمه، اینجا کلیک نمایید.)

1.Introduction

Most of the existing artificial neural networks (ANNs) applications, particularly for commercial environment, are developed as software. Yet, the parallelism offered by hardware may deliver some advantages such as higher speed, reduced cost, and higher tolerance of faults (graceful degradation) [1, 2]. Among various developed methods of ANNs implementations in field programmable gate arrays (FPGAs), e.g., [3 – 6], there is a breed of implementation which allows the structure of the ANN (i.e., the number of layers and/or neurons, etc.) to be altered without the need of re-synthesizing and re-implementation of the whole FPGA project. This feature increases the ANNs implementation flexibility to the similar level as offered by software, at the same time maintaining the advantages delivered by hardware. Unfortunately, existing solutions, e.g., [7 – 9], are based on fixed point arithmetic, have strongly limited calculations accuracy of the activation function, and require dedicated software tools for the formulation of a set of user instructions controlling the ANN calculations in the developed hardware. Some of them [9, 10] do not employ parallel architecture exploiting only a single neuron block for the calculations of the whole ANN. In the case of [10] floating point (FP) arithmetic is used and a relatively high accuracy of the activation function is achieved, however the feasibility of the alteration of the ANN structure without reimplementation of the whole project is heavily compromised. In this brief paper the FPGA implementations of feed forward ANNs, namely the resource-saving and parallel, are presented. The resource-saving implementation characterizes considerably lower calculations speed than the parallel one, but requires remarkably lower number of FPGA resources. Both implementations employ single precision floating point arithmetic and apply a very high accuracy algorithm for the activation function calculation with the Padé approximation of the exponential function. This enables the direct exploitations of the ANN’s weights and biases values calculated off-line, e.g., by the Matlab software. The important feature of the proposed implementations is that the structure of the ANN can easily be changed (even on-line during the system operation) by the replacement of the FPGA Block RAM memory content without the usage of FPGA synthesis tools. The aforementioned traits of the developed implementations make them a solid and versatile candidate for a hardware accelerator of ANNs calculations. Particularly, the Padé approximation of the exponential function as well as the usage of the block RAM memory for the ANN’s structure definition also constitute a novelty of the proposed solution.